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1引　言

隨著SOC(系統芯片)設計任務復雜度的提高,功能驗證已成為系統設計中最大的瓶頸。對于百萬門級的SOC芯片,每次投片的NRE是巨大的,預計,在未來兩年,驗證在設計中所占的比重將達到50%以上。由于SOC系統普遍涉及實時環境下的應用,現有的仿真工具不可能解決所有的功能驗證問題,有必要利用FPGA在接近實時的條件下進行軟硬件協同驗證。基于多片FPGA實現的驗證往往面臨系統分割的挑戰。盲目的、缺少優化的系統分割,不僅很可能在綜合、分割、板上實現出現多次反復,浪費大量的時間,而且也難以保證FPGA驗證結果與ASIC設計的一致性。

本文在傳統邊界劃分的基礎上,通過靜態時序分析工具,利用關鍵路徑時延信息,對分割過程進行約束。新的驗證策略注重系統分割在時序收斂、面積、數量和管腳數等方面的平衡,目的是使分割結果趨于合理,驗證環境更加接近SOC設計原型,避免傳統FPGA驗證在系統分割、綜合和設計等環節的反復迭代,實現了驗證和SOC開發調試的同步。文章同時討論了該方法對于信號完整性分析的貢獻。

最后,通過一個分割實例,就分割效率與傳統方法進行了對比。

2傳統的FPGA驗證流程

傳統的FPGA驗證流程如圖1所示。這種綜合與分割相互無關的驗證流程存在諸多缺陷。首先,從ASIC結構到FPGA結構的轉換存在差異,例如,很多SOC系統設計經常會處理時鐘信號穿越“與”、“或”、“與非”等門的情況,如圖2所示。





此時,綜合工具一般不會自動選用FPGA專有的時鐘結構,其結果是產生時鐘歪斜(clockskew),導致ASIC代碼和綜合出來的FPGA在功能上不一致。即,如果忽略時鐘樹在時鐘域范圍的擴散效應,分割時很有可能導致從ASIC結構到FPGA結構的轉換的不一致。這個例子同時說明,類似的問題同樣會在其它電路網絡中發生,RTL設計在滿足時序收斂要求的開發過程中,無論采用的是動態驗證還是靜態驗證技術,都應當重視電路網絡中路徑延遲的影響。傳統FPGA驗證的系統分區分割策略通常采用沿自然邊界劃分的方式,設計者主觀上通常過分依賴幾何拓撲關系和層次化的系統模塊劃分,特別是忽略了分割過程與綜合和時序分析的關系。這種過于簡單化的分割策略很可能會導致不合理的結果,FPGA驗證所映射的可能是沒有意義的ASIC結構。

3 基于關鍵路徑時延約束的FPGA驗證流程

3.1關鍵路徑時延提取
關于FPGA驗證,我們認為,高效率的系統分割至少應該具備兩個條件:找到最佳的分割點和在系統級上逼近設計。首先,分割在技術上是可行的,允許將設計劃分為多個適于單個FPGA實現的模塊,在接近實時的環境下進行驗證。目前最大的FP2GA標準封裝可提供400到440個I?O,對I?O的管腳數目的支持不再成為分割的瓶頸,這也為傳統的沿著內核或模塊的邊界進行直接劃分提供了空間。在確定最佳分割點的反復迭代過程中,我們發現,利用靜態時序分析獲得的關鍵路徑時延信息,完全可以用于實現收斂性更好的系統分割。靜態時序分析是一種檢查ASIC設計邏輯和時序的工具,其主要目的是計算各通路的性能,識別可靠的蹤跡,診斷建立和保持時間的配合。靜態時序分析會分析報告所有關鍵路徑,包括一些重要的調試信息,比如每個網絡節點的扇出或容性負載等。

通過實踐發現,利用關鍵路徑時延信息對系統分割和綜合進行約束,可以保證分割按照相對確定的標準進行,獲得時序優化的結果,從而有效地減少了功能驗證過程中的反復。同時,為使驗證過程更為接近ASIC功能,分割時盡量做到面積、晶體管數量和管腳的匹配,保證分割的結果對面積和I?O利用而言都是合理的故障定位要求。這些措施均優化了FPGA驗證過程,所獲得的綜合分區和時序收斂結果更好,為最終物理版圖驗證鋪平了道路。我們采用的具體辦法是,首先根據靜態時序分析報告確定關鍵路徑的分區門限,然后原則上沿著功能邊界將延遲長的路徑分割到同一個FPGA分區,通過更進一步的綜合分區,獲得收斂性更好的路徑。其結果是,可以將需要驗證的探測點更多地分割到FPGA邊界,達到提高I?O利用率的目的。顯然,高的I?O利用率能夠有效地拓寬FPGA驗證范圍。經過改進的FPGA驗證流程如圖3所示。



該流程的優勢在于:分割是按照確定的標準進行的,針對傳統驗證流程的時序分析,僅僅對布局布線有效的缺陷,圍繞時序分析這個中心,將邏輯實現和物理實現有機地結合在一起,著重考慮了關鍵路徑時延對FPGA分割效率的影響,使分割結果更為合理。此外,新流程通過在綜合、時序仿真過程、分割驗證中交互進行靜態時序分析,實現了綜合、分割、驗證、設計的高效同步。在關鍵的時延信息和邊界條件約束下,經過迭代,功能塊延時和布線延時,能夠取得與實際比較一致的效果,多片FPGA實現時的代碼修改量也得到減少。Xilinx、Altera等FPGA生產商大多支持兼容的第三方時序分析工具,應用時選用Synopsys的PrimeTime進行靜態時序分析。該工具的優勢在于不要求用戶輸入激勵或測試矢量,可通過調用db格式的網表文件,方便地查看關鍵路徑或指定通路的時序。

3.2　信號完整性的保證
新流程對SOC驗證效率的另一貢獻,是提供了一種在代碼級優化信號完整性的途徑,有利于在綜合和板級驗證的過程中對信號完整性實施動態的控制,及早發現設計中隱藏的嚴重的信號完整性缺陷。信號完整性(SignalIntegrity,SI)是指傳輸線上的信號質量及信號定時的準確性。SOC芯片設計一般要求數據必須在時鐘觸發沿建立之前穩定,才能保證邏輯控制的準確性。應當注意到,摩爾定律所隱藏的另一層含義是,RTL系統設計要隨時應付工藝實現條件的變化,因為設計不可能總是針對最新的工藝條件實現的。

新的工藝條件可能會給原設計帶來影響。例如,設計從0125Lm工藝轉向0118Lm工藝實現時,就存在信號完整性問題。隨著系統速度和處理帶寬的增加,信號完整性的影響會表現得更加突出。另一方面,傳統的RTL設計在設計和驗證環節存在與信號完整性分析脫節的現象,難以發現并修正信號完整性缺陷,或者在向更高標準工藝遷移時,由于代碼修改量太大,勢必加重系統驗證等環節的負擔,從而使設計效率大打折扣。因此,我們的出發點是,爭取以最小的代碼修改量,實現RTL代碼與FPGA的直接映射,保證FPGA功能驗證的要求;同時,將信號完整性的影響在驗證過程中以更直觀的方式體現出來。

分析表明,最直觀的信號完整性問題通常與電路模塊之間的互連點有關,這在靜態時序分析中實際上有所反映。特別需要指出的是,新的FPGA驗證流程是建立在經過優化的系統分割基礎上的。正如上一節所指出,延遲長的路徑基本約束在同一個FPGA分區。經過這樣的優化處理,實際上,一方面是對信號完整性有一定的優化;另一方面,由于I?O利用率的提高,更多的故障探測點分割到了FPGA的邊界,信號完整性在協同驗證中會得到更多的反映,通過軟件全速仿真,比較容易查找和定位設計缺陷,及早消除設計隱患;同時,為RTL代碼的動態優化提供了依據,有利于在設計前期盡量減少信號完整性缺陷,使之適應工藝條件變化的能力更強,提高設計的穩健性。通過采取以上措施,我們在原SOC設計的基礎上,以較小的代碼修改量,實現了從0125Lm向0118LmCMOS工藝的平滑過渡,并通過了系統后仿真。

4 系統分割驗證結果

FPGA分割選用XilinxISE基于網表的集成驗證環境,采用三種XC4000系列器件(XC4003、XC4005、XC4010)生成驗證原型。該系列器件能生允許范圍內的任意頻率,可方便地提取片上和片外的精確50?50占空比的時鐘,時鐘邊緣的定時精度達到1%。加之經過改進的時鐘布線,驗證環境比較接近高性能SOC的實際要求,能夠保證驗證環境與SOC系統保持最大限度的一致。圖4是采用地址?數據復用實現的PCI接口模塊的FPGA分割結果。其中,PCI控制單元采用兩級控制流水方式實現與FIFO的高速數據交換,流水線控制信號完全約束在FPGA邊界內部。圖5是FPGA在布局布線后,50MHz系統時鐘下PCI接口64字節數據緩沖存儲器讀操作的后仿真結果。





這種更為準確的分割驗證同樣會給板級測試帶來方便。硬件仿真時,可以利用邏輯分析儀的數據接口測試流到探測頭的信號,也可以通過串口或以太網接口對邏輯分析信道進行采集分析,便捷地測試FPGA之間的傳遞信號。經過改善的FPGA分割驗證策略比較準確地反映了信號網中的路由拓撲,包括FPGA內部組合邏輯延遲、信號通過FPGA邊界所需的時間;故障的定位也相對容易,某些故障還可以提前預知。在進一步的驗證工作中,使用了6片XC4000對一個基于Verilog語言實現的的SOC系統(包括VLIW處理器核、總線控制器、I?O接口等)進行了分割(設計是以較小粒度的方式實現的,這樣分割效果更為理想)。全芯片軟件固化激勵測試的結果與RTL測試結果完全一致。表1列出了改進方案與傳統分割結果的數據對比。結果表明,I?O利用率有明顯的提高,邏輯控制塊的利用率也有所改進,進一步證明了方案的有效性。



5結　論

本文探討了一種經過優化的SOC系統的FP2GA協同驗證策略,依靠靜態時序分析工具,利用關鍵路徑時延對分割過程進行約束,顯著改善了傳統的沿自然邊界分割的效率,驗證結果更為接近SOC運行環境。新的協同驗證流程實現了SOC設計與FPGA驗證的同步,減少了不必要的反復迭代環節,有利于排除系統設計階段可能導致系統失效的因素,加大了系統設計生產調試一次成功的可能性。</