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　　引 言

　　CMOS圖像傳感器(CIS)使用標準的CMOS工藝制造，與電荷耦合器件(CCD)相比，CMOS圖像傳感器具有低功耗、高集成度和功能靈活的特點，在便攜式及其它特殊環境中有巨大的應用前景。近些年對CMOS圖像傳感器的研究中，動態范圍(DR)一直是一個熱點。CMOS圖像傳感器中的動態范圍被定義為最大非飽和信號與無光照條件下的噪聲標準差的比值。動態范圍是圖像傳感器中非常重要的指標，對圖像的質量有很大的影響，提高動態范圍可以提高圖像的對比度和分辨率。已經有多種方案被提出來提高動態范圍：Chen Xu等在像素單元中使用PMOS作為重置(Reset)開關，并使用互補的源極跟隨器將信號調整至軌對軌，但這個結構占用了許多像素中的面積，減小了感光面積百分比(Fill Factor)，同時PMOS管的載流子的低移動率，延長了充電時間，降低了傳感器的幀率；S Yang等在中提出基于條件重置的多采樣技術提高動態范圍，但是這種方法在一次圖像采集操作中需要多個充電周期和積分周期，同樣降低了傳感器的幀率；O Yadid-Pecht等在中提出了一種包含兩列信號鏈的有源像素傳感器，它可以同時讀取兩個圖像，包括短積分時間和長積分時間，但是這種方法并不能有效地獲取場景的明暗信息，同時很難擴展到同時采集多于兩個圖像。在此提出了基于電荷泵的CMOS圖像傳感器，使用一個簡單的電荷泵抬高重置脈沖信號的幅值，使像素單元中的充電節點電壓達到電源電壓；同時調整源極跟隨器的參數，拓展充電節點電壓在積分周期擺動范圍的下界，這兩種方案可以有效地提高充電節點電壓的擺幅，從而提高了傳感器的動態范圍。重置脈沖信號幅值的提高也減小了充電的時間常數，縮短了充電時間，從而可以提高圖像采集的幀率。

　　1 像素單元部分的考慮

　　像素陣列是CMOS圖像傳感器中最重要的組成部分，現在大多數像素單元使用有源像素單元結構，如圖1所示。PD通常是N+／P-well形成的二極管，反向偏置PD，作為傳感器中的感光元件。在充電周期，重置脈沖Vreset_p是高電平，M1導通，電源對PD充電；在積分周期，Vreset_p降為低電平，M1截止，由于入射光的照射，PD產生反向光電流，對PD進行放電；節點N的電壓VN隨之下降，VN下降的斜率與入射光的光強成正比。當積分周期結束時，行選信號Vrow_s產生一個脈沖導通M3，VN經源極跟隨器輸出至后處理電路。

　　傳感器中的動態范圍可以表示為：

　　式中：q為單位電荷量；Cload為充電節點電容；Nwell為最大井容量(Well Capacity)，表示為VN×Cload；ndark為無光照情況下像素的暗電流；Vnoise為像素噪聲標準差，包括固定模式噪聲(FPN)和1／f噪聲。從式(1)可以看出，在Cload不變的情況下，VN在充電周期的最大值決定了Nwell，而VN在積分周期的最小值決定Ndark的最小值，因此VN的電壓擺幅直接影響了傳感器的動態范圍。

　　在傳統的像素單元設計中，Vreset_p的幅值為電源電壓Vdd，因此VN的擺動范圍為：

　　式(2)顯示Vreset_p的幅值限制了VN的電壓上界。如果提高Vreset_p的幅值，那么VN的電壓上界也會隨之上升，當Vreset_p≥Vdd+Vthn時，VN的值在充電后將達到最大值Vdd。因為需要將Vreset_p的幅值抬高超過電源電壓至少Vthn，因此，在這里使用一個電荷泵電路抬高Vreset_p的幅值，這樣就可以在充電周期使VN的電壓達到Vdd。當Vreset_p的幅值超過Vdd+Vthn時，M1進入線性區，此時它的導通電阻為：

　　式中：Vg1為M1的柵極電壓，即Vreset_p的幅值，它與Ron成反比，當Vg1提高很大時，Ron將大大減小。在充電電路中，充電時間常數τ=RonCload，隨著Ron變小，時間常數也隨之減小，因此當Vg1很大時，充電周期將大大縮短，從而提高了傳感器的幀率。從式(2)可看出VN的下界由M2的柵源電壓Vgs2和電流源的飽和電壓VIds(sat)決定，當偏置電流Ibias不變時，Vlds(sat)的變化很小，可以不予考慮。如果可以減小Vgs2，就可以降低VN的電壓下限。根據M2的柵源電壓等式：

　　可看出，增大M2的寬長比(W／L)：可以降低Vgs2。由于布局中使用工藝中的最小長度，MOS管的長度L不變，因此增大M2的寬度W可以降低Vgs2。從式(4)中也可以看到減小源極跟隨器的偏置電流Ibiad同樣可以降低Vgs2。根據像素單元中布局的實際情況適當地增大M2的寬度，同時根據二次采樣電路中的負載情況適當地減小偏置電流，可以有效地降低Vgs2，從而降低VN的電壓下界。

　　2 電荷泵部分的考慮

　　為了產生一個高于電源電壓的高電平，采用一個基本的電荷泵電路抬高電壓，如圖2(a)所示。

　　這個電路使用了兩個非重疊的、反相的時鐘clk和clk～，幅值為電源電壓Vdd兩個NMOS器件M1和M2以交叉耦合的方式連接，交替導通，導通時分別拉動相應節點N1或N2至輸入電壓Vin_c。時鐘脈沖交替加在電容C1和C2上，在NMOS截止的一邊，相應電容的電壓泵至Vdd+Vin_c，同時這一邊的PMOS導通，輸出這個電壓至Vout_c。在一些時鐘周期以后，節點N1和N2有反相的、幅值為Vdd+Vin_c的時鐘脈沖，兩個PMOS交替導通，使輸出Vout_c一直為Vdd+Vin-c本文中，Vin_c設為Vdd由于NMOS的閾值電壓的影響，Vout_c=2Vdd-Vthn。輸出波形如圖2(b)所示。電荷泵的輸出Vout_c在經歷最初的大約1μs的時間以后達到穩定，穩定值約為5．8 V。圖中的小插圖是輸出電壓穩定以后的紋波電壓．它的擺幅約為30 mV。由于這個電壓在充電周期加在像素單元中的重置開關的柵極上，導通重置開關使充電節點電壓達到電源電壓，因此當充電節點電壓已經達到電源電壓以后，柵極電壓上的紋波不再影響充電節點電壓，所以電荷泵輸出端的電容C3不必做得很大，以減小紋波電壓的擺幅。

　　像素單元的重置脈沖信號Vreset_p由外圍電路產生，它的幅值是電源電壓Vdd，為使這個高電平升高為電荷泵的輸出電壓，需要一個電平轉換電路，如圖3(a)所示。Vreset_c是由外圍電路產生的普通的重置脈沖信號，它經過兩個反相器將幅值提高至Vout_c，兩個反相器的電源電壓由Vout_c代替。M5，D1和C1的使用是為了正確地控制M1。當Vreset_c是低電平時，M2截止，M5導通，電源電壓對C1充電至VC由于D1的正向電壓，VC=Vdd-Vdd，由于VCHP，因此M1導通，VN=VOUT_C；當VRESET_C是高電平時，M2導通，由于電容C1的電荷保持特性，此時VC=2VDD-V1，這個電壓超過VOUT_C，M1截止，因此VN1降為低電壓。這個時候因為D1的單向性，電容C1的電荷不經過M5回流，保持VC的不變。這樣節點N1上產生了與VRESET_C反相的波形，再經過M3和M4組成的反相器的反相，輸出VRESET_P與VRESET_C同相。但幅值已被提高。圖3(B)是信號的波形示意圖。

　　3 仿 真

　　這里提出的電路使用TSMC的0．35 μm Mixed Mode模型庫仿真，仿真結果符合設計要求。

　　圖4中顯示的是對像素單元中的源極跟隨器的仿真結果．由等式(4)可知，源極跟隨器的柵源電壓Vgs2與寬度W的方根成反比，如圖4(a)所示，與偏置電流Ibins的方根成正比。同時調整源極跟隨器的寬度和偏置電流可以降低充電節點電壓的擺動范圍下界。在本電路中，寬度由1．5 μm調整至3 μm，偏置電流有10 μA調整至5 μA，Vgs2可減小大約80 mV，有效地拓展了充電節點電壓擺動范圍下界。

　　圖5是對像素單元中充電節點電壓VN的掃描結果，對于重置開關柵極電壓Vg1的不同值，VN的瞬態響應表現出不同的特性。從圖5中可以明顯看出，隨著Vg1的升高，VN的最終值也隨之升高，同時VN達到最終值的時間也隨之逐漸縮短。在傳統的像素單元中，充電周期的Vg1是3．3 V，它可使VN的最終值達到2．546 V，VN達到2．5 V時需要大約4μs的時間；而當Vg1為5．8 v時，VN的最終值可以達到3．3 V，而它達到最終值只需時6．7 ns，可以將充電周期設為10 ns。在這種情況下，充電周期相比于傳統像素的充電周期大大縮短，從而可以提高傳感器的幀率。

　　4 結 語

　　提出一種基于電荷泵電路的CMOS圖像傳感器，通過提高重置脈沖信號的幅值，以及調整源極跟隨器的參數，可以有效地提高充電節點電壓的擺幅。在充電周期提高重置開關的柵極電壓也減小了充電時間常數，縮短了充電周期，從而提高了圖像采集的幀率。仿真結果也驗證了這種方案的可行性。