發布日期：2022-10-09 點擊率：92
基于以太網的組網技術是工業市場中增長最快的技術之一。大多數工業以太網標準使用IEEE 802.3標準以太網協議,因此這些網絡能夠傳輸標準的網絡業務和實時數據。但每個標準都采用不同的技術來提供實時性能,一些采用定制硬件,一些利用定制軟件,還有的采用完全標準的以太網/TCP/IP實現。結果就出現了眾多不同等級性能、不同成本的互不兼容標準。
針對以太網協議非確定性通信時間的一個越來越普及的對策是在每個設備內實現一個本地時鐘。由于大多數設備都有微處理器及(相對)高速度的時鐘,因此這種方法比較容易實現。若能在整個網絡范圍內實現和保持精確的時鐘同步,同時控制整個系統的精確運作時序,那么該方法的唯一限制就是通信延時以及系統范圍內的時鐘同步精度。
這種系統控制方法不適合精確運動控制(如對負荷不斷變化的電機轉速的精確控制)等應用,因為它們要求控制器和設備間的通信延時很短,但它對需要高度同步系統級控制(如速度變化)的整個系統(比如一家大型印刷廠或一條很長的自動化生產線)的精確控制很有用。如果有足夠的時間給每臺設備發一條指令,則對這種基于時鐘的控制精度的唯一制約就是系統范圍內的時鐘同步精度。
幾個工業網絡標準(不僅僅是基于互聯網的標準)正在采用IEEE 1588標準來提供這種控制能力。IEEE 1588提供了高度精確的主時鐘及經過驗證的時鐘同步機制,可用來生成所有本地時鐘,并與主時鐘保持非常精確的系統級同步。
基于以太網的網絡因其低成本以及以太網的易于實現而備受青睞。以太網交換機是有助于發揮這些優勢的關鍵部件,而企業系統也非常依賴它們實現高性能和易于維護的基礎架構。交換機的這一巨大企業市場意味著它們很容易實現,而且成本低廉,但目前市場上的大多數交換機不是針對低延時性能或確定性路由時間設計的,因此很難用于工業環境。
IEEE 1588系統通過檢測主機和從機間通信延時來同步主機和從機的時鐘。在主機和從機時鐘之間安放一個交換機會引入額外延時,因為交換機必須分析數據包然后再行路由。增加的延時不是好事,但對它可以進行延時修正,所以它并非主要問題。最大的問題是,當流量增加時,路由數據包所需的時間將急劇增加。
這是由于緩存、分析并將數據包路由至眾多目的地所需的時間引起的。這種變化極大降低了1588時鐘同步的精度,從而顯著惡化了對整個系統的實時控制性能。對1588主和從時鐘間延時的測量也依賴于兩個方向上通信時間的對稱,因為采用的測量方法是統計一個加有時間標記的信息由從時鐘到主時鐘再從主時鐘返回從時鐘所用的時間再除以2。在大多數交換機和以太網網絡實現中,這種對稱性不太可能出現,從而進一步降低了時鐘同步的精度。
圖1:典型的邊界時鐘應用框圖。
不過IEEE 1588標準提供了該問題的解決之道:若交換機本身也有時鐘(圖1所示),則可測量數據包路由所需的時間并將其整合進同步計算中。由于系統不需要這種功能,所以包含這類‘邊界’時鐘的交換機很難看到,即使有一般也很貴,并且通常是為特定網絡實現定制的。隨著基于IEEE 1588的網絡的迅速普及,針對如何在產品和網絡基礎架構中高效且高性價比地實現IEEE 1588功能,制造商面臨著艱巨挑戰。
開發定制ASIC方案是可能的,但隨著ASIC開發成本的上升以及工業以太網標準的迅速變化,開發此類方案速度慢、風險高且不具成本效益。也可以采用微處理器和針對特定網絡協議的第三方ASIC或ASSP為每個協議開發解決方案,但此舉意味著為每種網絡標準實現單獨的解決方案,這樣做同樣既昂貴又沒效率。這些解決方案還可能面臨缺少靈活性和設備很快過時的問題。
目前,設計師只能通過仔細地實現網絡,盡量減少交換機的使用,或盡量減少實時性強的網絡流量來規避上述限制。這種網絡隔離措施可達到對某些應用來說能接受的性能水平,但它們難以實現或維護。
節省開發時間
用FPGA實現支持IEEE 1588的交換機是解決該問題的理想方案。Altera、國家半導體和MorethanIP公司各展所長,這三家公司聯合為工業以太網設計師提供了一個優化的八端口交換機設計,采用該設計可使工程開發時間縮短六到九個月。開發時間上的節省將使設備制造商在產品上市時間上搶得先機。
圖2:具有IEEE 1588時序控制功能的八端口交換機開發板。
圖2顯示的是MorethanIP企業系統基于Altera的Stratix II FPGA開發的帶嵌入式IEEE 1588功能的開發板。該開發板所附的參考設計通過一種簡單高性價比的方式實現了支持IEEE 1588的交換機,并且很容易修改而迎合其它系統及快速變化的市場需求。這些優勢是都是憑借FPGA的靈活性以及FPGA設計內集成的一個32位RISC處理器實現的。
具有1588定時控制和可編程上行鏈路功能的以太網MAC內核和交換矩陣內核知識產權(IP)是由MorethanIP GmbH開發的。MorethanIP企業系統還提供了可在32位AlteraNios II RISC處理器軟核上運行的UDP和1588軟件協議棧。為了提供最佳的物理接口,該八端口交換機設計選用了國家半導體企業系統的4個雙端口PHY收發器。
參考設計具有小于100ns的時鐘同步能力,可用于各種應用。這種等級的精度對滿足工業連接所需的苛刻通信延時和服務質量(QoS)要求來說是關鍵。目標應用包括采用Ethernet/IP、ProfiNet、Ethernet Powerlink及其它以太網協議等不同工業標準的交換機。
延長產品生命周期
FPGA的可編程能力是上述設計優勢的關鍵。從單一硬件平臺出發,設計師可以很容易地實現支持不同工業以太網協議(如EtherCAT、 ProfiNet等)的交換機。該開發板可支持同一系統內或來自相同以太網端口的不同工業以太網協議。
這是借助實現不同的媒體接入控制器(MAC)硬件模塊和嵌入式處理器軟件以支持不同以太網標準和IEEE 1588功能來實現的。能方便地再利用以前設計的能力以及現成IP的可用性意味著與采用ASIC或ASSP器件的設計相比,基于FPGA的設計可在很短時間內生成一個支持新特性的配置。
FPGA從一個串行閃存內加載硬件配置和嵌入式處理器軟件。在生產過程中甚至設備被交付到現場后,都可方便地通過改寫閃存內容來改變FPGA的硬件和軟件功能。
FPGA內的可編程硬件和軟件處理能力意味著設計師可以通過作為硬件或軟件的應用程序來整合所需的額外功能。通過簡單地再編程FPGA就可實現新功能的能力是對產品未來的保證(如支持IEEE 1588 v2.0),還能非常快速地將新特性呈獻給客戶。
因為FPGA的生命周期很長,設備制造商完全不用擔心潛在的器件終息風險。由于設計是基于IP的,所以將設計移植到下一代FPGA也比較方便,從而使設計師有可能從下一代FPGA產品可能更低的成本或更強的性能方面受益。加之容易進行現場升級的能力,使得FPGA實現成為很容易在整個產品周期內獲得支持的產品開發的最佳方式。
該參考設計采用Altera的 Stratix II FPGA,允許將全部Nios II處理器代碼儲存在片上存儲器內,不過成本更低的系統可以采用Altera企業系統的Cyclone III系列FPGA器件實現。
嵌入式交換矩陣IP
圖3顯示的是MorethanIP GmbH企業系統的嵌入式八端口交換矩陣,它包含8個符合以太網802.3規范的10/100Mbps MAC,每個MAC都支持IEEE 1588,這意味著它可以采用來自可編程定時器的本地同步高精度時鐘給每個進來的1588數據幀“蓋”以時間標記。
圖3:符合IEEE 1588標準的MorethanIP公司八端口交換機架構框圖。
為實現邊界時鐘應用,交換機設計同時實現了IEEE 1588 V1主應用和從應用。與主機通信的端口被自動配置為從端口。嵌入式1588應用程序經從端口生成一個精確時鐘,并將該時鐘信息前轉送到被自動配置為主端口的其它端口。與可編程定時器的緊密整合確保了該時鐘與主時鐘的同步精度在100ns以內。
在交換機內,每端口可最多實現兩個按優先級排列的隊列,以便為關鍵服務提供服務質量(QoS)保證。交換機還能通過編程并利用3位VLAN優先級字段、6位 DiffServ第三層代碼點(IPv4)或8位服務類別(IPv6)對流量進行識別和分配優先級。
交換機設計支持IEEE 1588版本1邊界和版本2透明時鐘應用。可對該設計作進一步修改和強化以增加定制邏輯,例如在傳統協議或PCI等不同系統接口上增加橋接應用軟件,從而方便將交換機集成進現有系統。
圖4:包括軟件和硬件在內的IEEE 1588框圖。
在該設計中,Nios II嵌入式處理器支持交換機的IP配置和管理,并能運行用戶數據報協議(UDP)棧、IEEE 1588協議棧和精確的時序同步,并支持雙路10/100 PHY收發器的PHY管理和線路診斷功能(如圖4所示)。嵌入式處理器還可用于高層組網功能,如運行生成樹和快速生成樹算法以及終結TCP/IP鏈接。生成樹協議 (STP)和快速生成樹協議(RSTP)是鏈路管理協議,它們支持路徑冗余,可防止網絡內出現不需要的環路(要使工業以太網絡正常工作,兩個節點間只能有一條有效路徑)。
PHY收發器
圖5:美國國家半導體公司的PHY收發器框圖。
每個收發器都有兩個完全獨立的10/100Mbps端口供多端口應用使用,如圖5所示。該收發器的端口切換還允許兩個端口經配置提供完全集成的范圍擴展、介質轉換、基于硬件的快達ns級的故障切換(fail-over)以及端口監測功能。
該器件整合了用于公共工業以太網拓撲的多端口支持。特別是設計師要獲得對不同應用的冗余支持,需要具備在各種條件下處理故障切換的能力。從一個網絡棧切換到另一個網絡棧需要不短于幾百毫秒的時間,但一些應用(如安全應用)需要極其迅速地、最好是在PHY層實現的故障切換。該參考設計內的收發器從一個端口切換至另一個端口的時間是ns級,即使主機仍管理著控制路徑。收發器信號路徑中的架構改進使性能遠遠超過了最低PHY層規范要求,完全可以解決抖動和延時等設計問題。每個以太網PHY層由一個參考時鐘驅動。為了盡量減小抖動,PHY層規范要求采用極其精確的時鐘,其精度要在收發器25MHz參考時鐘的50PPM以內。另外,為了滿足規范要求,起始抖動必須非常小。為了解決這個問題,架構內整合了一個容忍更大抖動的機制。器件架構還針對實時以太網操作優化了延時性能,以確保把交換機延時降至最小。
在許多實時系統實現中,以太網包數據傳輸延時對正常的系統運作來說是個重要參數,而以太網PHY內固定或可變的發送或接收延時將成為系統延時計算中的重要組成部分。
PHY收發器的設計以限制接收數據延時的變化為出發點,這樣就可提供非常確定的系統延時。因為接收數據與接收時鐘對齊,所以規避了器件接收數據時通常會遇到的非確定性因素。因此在MII和RMII模式時器件可以提供極具確定性的接收數據延時。另外,收發器能夠減少發送RMII延時中常見的非確定可能性。
另一個重要的設計特性是內置的電纜診斷功能,該特性給收發器采用的傳統時域反射(TDR)方法增加了前瞻性的診斷功能。新創的故障隔離功能可以借助收發器的強大信號處理能力在數據傳送的同時跟蹤鏈路質量。這種極具魯棒性的TDR實現方法是將脈沖從接收或發送導線對送出,并觀察這兩個線對上的結果。通過觀察每對線上的反射信號類型和強度,并通過軟件計算即可確定電纜的短路和開路狀況、故障點的距離,并確定哪一對有問題以及線對偏移。積極主動地監測并修正變化或惡化的鏈接質量可縮短系統的停歇時間,節省昂貴的維修費用。該功能還可檢測安裝時發生的故障,節省大量的調試工時。
本文小結
工業以太網技術一直在進步,并越來越普及,而設計師面臨著對高性價比工業交換機日益強勁的需求。基于ASIC和ASSP的交換機因其架構固定,所以實際上沒有余地定制出新的系統特性。為了增加特性設計一般要推倒重來,此舉會導致額外的設計時間和成本支出。但如上所述的支持IEEE 1588交換機的FPGA設計可節省6到9個月的工程時間,并提供給設計師夢寐以求的靈活性,幫助他們實現精確定時協議(PTP)、 支持多個工業以太網標準、額外的標準接口或者其它可能的定制特性。
作者:Francois Balay
首席執行官
MorethanIP公司
Andrew J. McLean
亞特蘭大設計中心主任
美國國家半導體公司
James Adams
工業事業部工程師
Altera公司
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