以下內(nèi)容中，小編將對ASIC的相關(guān)內(nèi)容進行著重介紹和闡述，希望本文能幫您增進對ASIC的了解，和小編一起來看看吧。
一、ASIC兩大分類
(一)全定制設(shè)計
全定制ASIC是利用集成電路的最基本設(shè)計方法(不使用現(xiàn)有庫單元)，對集成電路中所有的元器件進行精工細作的設(shè)計方法。全定制設(shè)計可以實現(xiàn)最小面積，最佳布線布局、最優(yōu)功耗速度積，得到最好的電特性。該方法尤其適宜于模擬電路，數(shù)模混合電路以及對速度、功耗、管芯面積、其它器件特性(如線性度、對稱性、電流容量、耐壓等)有特殊要求的場合;或者在沒有現(xiàn)成元件庫的場合。特點：精工細作，設(shè)計要求高、周期長，設(shè)計成本昂貴。
由于單元庫和功能模塊電路越加成熟，全定制設(shè)計的方法漸漸被半定制方法所取代。在IC設(shè)計中，整個電路均采用全定制設(shè)計的現(xiàn)象越來越少。全定制設(shè)計要求：全定制設(shè)計要考慮工藝條件，根據(jù)電路的復(fù)雜和難度決定器件工藝類型、布線層數(shù)、材料參數(shù)、工藝方法、極限參數(shù)、成品率等因素。需要經(jīng)驗和技巧，掌握各種設(shè)計規(guī)則和方法,一般由專業(yè)微電子IC設(shè)計人員完成;常規(guī)設(shè)計可以借鑒以往的設(shè)計，部分器件需要根據(jù)電特性單獨設(shè)計;布局、布線、排版組合等均需要反覆斟酌調(diào)整，按最佳尺寸、最合理布局、最短連線、最便捷引腳等設(shè)計原則設(shè)計版圖。版圖設(shè)計與工藝相關(guān)，要充分了解工藝規(guī)范，根據(jù)工藝參數(shù)和工藝要求合理設(shè)計版圖和工藝。
(二)半定制設(shè)計方法
半定制設(shè)計方法又分成基于標準單元的設(shè)計方法和基于門陣列的設(shè)計方法。
基于標準單元的設(shè)計方法是：將預(yù)先設(shè)計好的稱為標準單元的邏輯單元，如與門，或門，多路開關(guān)，觸發(fā)器等，按照某種特定的規(guī)則排列，與預(yù)先設(shè)計好的大型單元一起組成ASIC。基于標準單元的ASIC又稱為CBIC(CellbasedIC)。
基于門陣列的設(shè)計方法是在預(yù)先制定的具有晶體管陣列的基片或母片上通過掩膜互連的方法完成專用集成電路設(shè)計。半定制相比于全定制，可以縮短開發(fā)周期，降低開發(fā)成本和風(fēng)險。
二、ASIC設(shè)計與FPGA設(shè)計不同之處
(一)時鐘單元
數(shù)字電路中,時鐘是整個電路最重要、最特殊的信號。在ASIC中,用布局布線工具來放置時鐘樹,利用代工廠提供的PLL進行時鐘設(shè)計。FPGA中通常已經(jīng)配置一定數(shù)量的PLL宏單元,并有針對時鐘優(yōu)化的全局時鐘網(wǎng)絡(luò),一般是經(jīng)過FPGA的特定全局時鐘管腳進入FPGA內(nèi)部,后經(jīng)過全局時鐘BUF適配到全局時鐘網(wǎng)絡(luò)的,這樣的時鐘網(wǎng)絡(luò)可以保證相同的時鐘沿到達芯片內(nèi)部每一個觸發(fā)器的延遲時間差異是可以忽略不計的。因此時鐘單元也是需要進行轉(zhuǎn)換的。
(二)增加流水
由于實現(xiàn)結(jié)構(gòu)上的不同,FPGA器件內(nèi)部的單元延時遠大于ASIC的基本門單元延時。導(dǎo)致在同樣設(shè)計的情況下,ASIC可以滿足其時序,而FPGA有可能無法滿足。為了驗證的需要,修改ASIC代碼實現(xiàn)FPGA原型時,對ASIC實現(xiàn)的流水結(jié)構(gòu)在FPGA實現(xiàn)時需要適當增加流水。比如在一個很長的組合邏輯路徑中加入寄存器。
(三)同步設(shè)計
在FPGA設(shè)計中,同步設(shè)計是應(yīng)該遵循的重要原則。異步設(shè)計容易導(dǎo)致電路處于亞穩(wěn)態(tài),產(chǎn)生毛刺。當從ASIC設(shè)計轉(zhuǎn)向FPGA設(shè)計時,應(yīng)該進行仔細的同步。具體體現(xiàn)在主時鐘選取、功能模塊的統(tǒng)一復(fù)位、同步時序電路設(shè)計。在FPGA設(shè)計中要使用時鐘使能代替門控時鐘。在ASIC的設(shè)計中,為了減少功耗,使用門控時鐘(clock
gaTIng)。當寫有效時,數(shù)據(jù)才寫進存儲器,那么只有寫有效時,寄存器才會發(fā)生翻轉(zhuǎn),這樣可以減少功耗。
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