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解決方案：
柵極電感的影響
源極電感的影響
漏極電感的影響
柵-源極電感的影響
源極 HS - 源極LS電感的影響
引言
由于計算機工業(yè)朝著能在1V下提供高達200A電流的DC-DC轉換器進發(fā)，因此，PCB布線技術需要滿足這個極具挑戰(zhàn)性的新興轉換器的要求。為了比較各種布線缺陷的影響，我們重點研究電路中寄生電感的影響，尤其是那些與開關MOSFET的源、漏、柵極相關的寄生電感。我們構建了一個用于測試DC-DC轉換器的PCB，該轉換器可輸入12V DC并將其轉換為1.3V，輸出電流高達20A。我們使用插件板 (plug-in board) 進行組裝，可以隨時分別或同時改變每個MOSFET電極處的電感（圖1）。我們選擇將電感數(shù)值作為專門設計的2英寸插件板總體電感的百分比，而非實際數(shù)值，因為布線人員只知道特定跡線的長度而未必知道其電感的數(shù)值。
試驗設計
我們使用轉換器效率來度量這些寄生電感的影響。這是因為效率是測量DC-DC轉換器性能的標準指標。試驗分為如下部分：
調(diào)節(jié)MOSFET漏、源和柵極的各個電感值的比例系數(shù)，用測量其轉換效率的結果來觀察對同步整流器的影響。
通過上述任意兩項的組合，以了解它們之間的相互關系。
電感測試板具有43nH的電感量，一般被設置為 0%、25%、50%和100%。
在我們進行的試驗中，電感測試板上的寄生電阻影響很小，可忽略。由于寄生電感的有害影響與頻率有關，所以我們是在三種預置開關頻率下進行試驗：300kHz、600kHz和1MHz。這樣我們就可以認識到在未來將設計從正常開關頻率轉移至更高頻率時對設計有何重要性。
大家都知道在功率電路中，所有跡線的長度必須保持最短，以避免電壓和電流的振鈴現(xiàn)象、降低電路板的總EMI，并避免對電路中“較穩(wěn)定”組件造成負面影響(特別是對模擬控制電路和相關組件)。另外，參考資料顯示控制MOSFET的源極電感對于源極電流下降時間的增加有著非線性影響，從而造成更大的功耗和更低的轉換效率 (見圖2)。
圖2中CH1是高端 (HS) MOSFET M1的柵極-接地處電壓。Ch2是同圖中HS MOSFET M1的源極-接地處電壓。圖2中M1跡線Ch1-Ch2的計算值，表示HS MOSFET的柵-源電壓。Ch3和Ch4分別是M2和M1的漏電流。
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除上述現(xiàn)象外，源電感還會在開關節(jié)點處造成振鈴。
柵極和漏極電感在兩個電極上均會引起振鈴，并造成進一步的損耗。每個循環(huán)相關的損耗P1可計算為
1/2×I2×L×fs
此處I是電感中的電流；L是寄生電感；fs是開關頻率，此時存儲在寄生電感器中的所有能量在振鈴過程中被耗散（見圖3）。
圖3 描述典型漏極寄生電感中的振蕩電流和電壓。注意在下一個開關周期開始之前電流和電壓波形趨向于零。儲存在電感器中的能量被轉換為相關寄生電阻的熱量。
最后，對于兩個或以上并聯(lián)MOSFET的情況，源極電感的不平衡會導致電流分布不平衡，進而造成更大的損耗，使效率更低。
試驗電路及電路板
所使用的電路是工作于開環(huán)的同步整流拓撲。這是為了排除控制環(huán)路可能對電路性能造成的任何影響，并讓我們將注意力集中到功率的轉換效率中，尤其是MOSFET的性能。我們知道高電感狀況下會產(chǎn)生嚴重的振鈴，尤其是在開關節(jié)點處。選用柵極驅(qū)動器IC，能夠在不造成不良影響的情況下承受這種振鈴。這種四層電路板使用了兩盎司的銅材料，內(nèi)部兩層為接地層和電源層。布線時應留意優(yōu)良布線的所有規(guī)則。
柵極電感的影響
圖4 所示的效率是作為柵極電感和開關頻率函數(shù)。從圖中可知：
開關頻率為300kHz時柵極電感對效率的影響很小。
開關頻率為600kHz時，柵極電感的影響明顯多了，在20A下效率有1.2%的變化。
在1MHz下，效率的惡化幾乎完全消失。我們沒有研究這個原因，可以猜想50%的可能性是共振的因素去抵消它的損耗。應進一步研究MOSFET柵極驅(qū)動的共振現(xiàn)象。
我們觀察到柵極電感對于控制和同步MOSFET的效率影響甚微。
源極電感的影響
源極電感對效率有著更明顯的影響。某些情況下，在達到最大電流之前我們不得不中止試驗，因為MOSFET的溫度大于130℃。圖5所示為控制MOSFET的研究結果，仔細檢查這些結果可知：
頻率為300kHz，電感為100%時，DC-DC轉換器不能在20A全電流狀態(tài)下運行，因為MOSFET的溫度超過130℃。在50%電感，頻率為600kHz和1MHz 條件下也可發(fā)現(xiàn)同樣的情況。
觀察到由于源極電感引起的效率惡化是比沒有源極電感的情況更為嚴重。當電感為50%，電流15A時，即便在300 kHz的開關頻率下效率也會降低7%。當電感為100%時，效率惡化為11%。
在 600kHz和1MHz的開關頻率下，其影響與沒有源極電感的情況相比更加明顯，效率惡化也更為嚴重（見圖5）。
明顯地，即便是最小的源極電感也會降低效率，尤其是切換頻率≥600kHz時。
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漏極電感的影響
漏極電感會引起嚴重的振鈴，可能足以導致MOSFET在極限條件下?lián)舸?(圖3)。它亦對效率有不利影響。
圖6所示效率是指不同頻率下負載電流和漏極電感的函數(shù)。此外，可觀察到如下結果：
當電流為15A時，在300kHz和50%電感條件下我們就不得不中止試驗，因為MOSFET的溫度超過130℃。在同樣頻率，100%電感的條件下，我們無法得到任何讀數(shù)，因為振鈴太過嚴重。
在300kHz、12A條件下，漏極電感的50%比0%的效率將減少7%。由于MOSFET溫度過高，15A以上便無法進行試驗。
在600kHz，12.5A條件下， 漏極電感的50%比0%的效率將減少8.5%。由于MOSFET溫度過高，12.5A以上便無法進行試驗。
在1MHz時，由于MOSFET溫度過高，5A以上便無法進行試驗。
柵-源極電感的影響
較大的源極電感會使效率明顯減小 (見圖5和圖7)。
前面(見圖4)已顯示出效率對柵極電感的基本依賴關系。當結合小源極電感時，其整體狀況就相當清楚——較大的柵極電感必然造成較大的功率損耗。為了理解圖7所示的關系，我們進行了仿真 (見圖8)。
該結果的解釋需要進一步研究。現(xiàn)在我們可以說明，在電路板合理的電感值范圍內(nèi)，漏極和源極電感必須減小，以確保高的轉換器效率。該仿真得出如下結果：
柵極和源極電感與MOSFET的柵源電容產(chǎn)生共振。HS-FET關斷柵-源時，電容通過這些電感路徑放電。MOSFET關斷后，電感將迫使柵極電流繼續(xù)流動并對柵-源電容進行反向充電。該充電將再次以相同方式放電并使HS-FET的柵-源電壓反向。根據(jù)減幅的情況，HS-FET可再次導通并出現(xiàn)巨大的短路現(xiàn)象。在如此高的柵極電感下，該影響變得嚴重。在某些情況下，甚至可以見到第二短路影響。作為這一共振電路的部分，源極電感還可以第二種方式發(fā)生作用。當發(fā)生短路電流時，源電感可限制短路電流的di/dt (電流隨時間的變化率)，從而限制損耗。源極電感還會對柵源電壓造成負反饋，并限制短路。在寄生柵極電感高的情況下，尤其會發(fā)生這些影響。為了獲得高效率，應該通過設計避免這種影響，即必須仔細設計將柵極電感降至最小。
源極 HS - 源極LS電感的影響
我們研究了寄生源極電感的位置對效率的影響。結果在相同數(shù)值的寄生源極電感回路中，控制FET將比同步FET對其效率的影響更大 (見圖9)。
這種現(xiàn)象的原因在于慢速開關控制FET引起了額外的開關損耗，因為在變換過程中控制FET的VDS較同步FET高 (同步FET的正向電壓降小)。此外，寄生電感對FET柵-漏電壓的反饋對總體HS-FET漏電流造成重要影響。通過比較，寄生源極電感對LS-FET漏電流的影響只是局部，這是因為可通過同步FET的體二極管對其進行旁路。
并聯(lián)MOSFET的影響
當MOSFET并聯(lián)時，很多情況下每個單獨的MOSFET回路不可能具有相同的寄生現(xiàn)象。我們已經(jīng)研究了MOSFET漏極回路中的額外電感對于效率的影響。
從(見圖10)中，我們觀察到寄生電感的差異越大，效率下降得越大。引出的問題是：“如何優(yōu)化設計？”換句話說，使兩個MOSFET具有相同大的寄生電感，是否比保持原狀好？
結論
我們通過試驗顯示寄生電感對于DC-DC轉換器中開關MOSFET效率的有害影響。 結論如下：
源極電路中電感的影響最為嚴重，其次是漏極電路中的類似電感。
在我們的試驗板中，我們沒有發(fā)現(xiàn)與柵極電路電感相關的嚴重影響。
效率的降低與轉換器的切換頻率有密切關系。
效率的降低與負載電流有很大關系。在源極和漏極電路存在寄生電感的情況下，負載電流越大，效率下降越多。
在現(xiàn)今DC-DC轉換器應用中，進行功率系統(tǒng)PCB布線時要特別小心，在開關MOSFET周圍尤需注意。
使用多層板的優(yōu)點之一便是通過匯集盡可能多的層板中的電流，減小寄生電阻和電感。這樣可降低電阻損耗和寄生電感造成的損耗。
在設計高頻DC-DC轉換器時，存在許多與源極和漏極電路相關的寄生電感問題。首先是封裝電感，可行的做法是使用新近推出的低電感封裝，用于封裝開關MOSFET。第二項是PCB寄生電感，必須使用多層PCB并使跡線電感降至最小，以控制損耗。這樣設計人員便可以使用較少的幾個電容獲得更快速的動態(tài)響應，并成功實現(xiàn)高頻設計。
應該將無法通過設計來避免的寄生電感移至同步FET回路中，因為同步FET中的電感對于總體效率的影響比控制FET回路中電感的影響小。備注：在低占空比的情況下，同步FET回路中的寄生電阻會顯著降低效率。需要在設計 (跡線寬度、銅層厚度、有效的回路范圍、偏置等) 中作出復雜的折中平衡。
最好避免并聯(lián)MOSFET。替換MOSFET并聯(lián)的方法是增加額外的相位或使用更好的MOSFET。如果并聯(lián)不可避免，對于并聯(lián)的MOSFET，在設計上必須保證電氣對稱，以獲得相同的電流分配和相同的開關時間。
