基于模型的設(shè)計(MBD)因其在縮小實(shí)時系統(tǒng)抽象的數(shù)學(xué)建模和物理實(shí)現(xiàn)之間差距方面的光明前景而備受關(guān)注。通過使用相同的源代碼進(jìn)行算法分析、架構(gòu)探討、行為模擬和硬/軟件設(shè)計，MBD有望縮短系統(tǒng)設(shè)計周期。
無需通曉硬件描述語言(HDL)，為DSP提供的Xilinx System Generator即可讓控制工程師在熟悉的Simulink環(huán)境中設(shè)計系統(tǒng)，然后在FPGA中實(shí)施。為此，必須將受控系統(tǒng)(通常稱之為設(shè)備)的數(shù)學(xué)模型參數(shù)值(如連續(xù)/離散時間傳遞函數(shù)或狀態(tài)空間描述)與FPGA系統(tǒng)時鐘頻率和數(shù)字控制器的采樣率關(guān)聯(lián)起來。
FPGA中的數(shù)字控制器
之前，在實(shí)施FPGA時，控制器設(shè)計人員在首次驗(yàn)證控制策略和參數(shù)并進(jìn)行控制器和設(shè)備模型的高級模擬(如使用Simulink)后，可能還會使用一種低級的HDL。HDL控制器設(shè)計與Simulink模擬之間的對應(yīng)性將由HDL測試平臺加以驗(yàn)證。為在閉環(huán)系統(tǒng)中驗(yàn)證控制器設(shè)計，該測試平臺必須包括設(shè)備模型。對于缺乏HDL和FPGA技術(shù)專業(yè)背景的設(shè)計人員及大多數(shù)控制工程師而言，要實(shí)現(xiàn)上述這一切卻并非易事。在這種情況下，如Xilinx System Generator之類的高級建模和設(shè)計環(huán)境正是理想之選。
System Generator中的PID控制器
鑒于許多控制器仍基于傳統(tǒng)的比例-積分-微分(PID)結(jié)構(gòu)，借用一個PID控制器來演示本文的觀點(diǎn)。同時，本文概述的方法也可較好地處理超前滯后補(bǔ)償器、狀態(tài)空間觀測器或者自適應(yīng)控制器等其他常用的控制組件。圖1所示為采用源自賽靈思模塊集的模塊而設(shè)計的PID控制器。
圖1 基于System Generator模塊且支持抗飽和功能的PID控制器
這里沒有使用賽靈思的累加器模塊，而是采用基本的加法器和寄存器構(gòu)建塊來實(shí)現(xiàn)集成。這樣做可以插入如圖1所示的抗飽和邏輯，以便在控制器輸出的積分部分達(dá)到執(zhí)行器規(guī)定的飽和限值時，凍結(jié)累加器寄存器中的內(nèi)容。抗飽和邏輯可使PID控制器成為非線性系統(tǒng)，并對系統(tǒng)的總體動態(tài)產(chǎn)生積極的影響。
圖2所示的模塊參數(shù)菜單可用來配置各種信號的控制參數(shù)和字寬。
圖2 PID控制器的定制參數(shù)菜單
另外，設(shè)計人員還能在此啟用或停用抗飽和函數(shù)。利用該菜單，無需修改低級HDL代碼即可方便地進(jìn)行實(shí)驗(yàn)。
圖3所示為整體系統(tǒng)模型，其不僅包含控制器，還有基于標(biāo)準(zhǔn)Simulink模塊的設(shè)備和模擬測試平臺。借助該模型，設(shè)計人員可采用連續(xù)或離散時間傳遞函數(shù)進(jìn)行設(shè)備建模，而在HDL測試平臺中則只能使用離散時間函數(shù)。值得一提的是，采用System Generator方法，就可以通過同一個高級模型完成從系統(tǒng)建模、模擬、驗(yàn)證直至實(shí)施的任何工作。
控制參數(shù)
第一個控制參數(shù)是模擬時間單位TSim。該參數(shù)無須在設(shè)計中明確地輸入。該參數(shù)代表的是對 Simulink模擬中基礎(chǔ)時間單位的隱含假設(shè)。因此，其僅對模擬有所影響。在Simulink以及System Generator環(huán)境中，模擬時間單位通常被假定為1s。例如，System Generator Wavescope模塊的顯示就使用這個慣例。不過正如在下面所見到的，TSim也可以滿足需要的其它任何時間單位。
隨后還需要在System Generator中以納秒為單位設(shè)置FPGA時鐘周期TCLK參數(shù)。該參數(shù)代表的是主系統(tǒng)時鐘輸入到FPGA的周期，而所有其它時鐘和時鐘啟動均由此導(dǎo)出。因此，其設(shè)置只會影響硬件實(shí)施。例如，對于廣受青睞的賽靈思Spartan-3E入門套件，F(xiàn)PGA時鐘周期為20ns(50MHz)。
